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极紫外光刻(EUVL):迈向5nm节点

发布时间: 2016-08-10 10:13:56   作者:本站编辑   来源: 本站原创   浏览次数:

  半导体产业的发展离不开坚持不懈的技术研发——极紫外光刻技术(EUVL)的研发已经持续开展多年。虽然EUVL的实际投产时间被一拖再拖,但一些论调表明,工业界在5nm制程节点上引入EUVL生产的目标已越来越近。但不可否认的是,这种预计存在着一些投机成分。 

  在2016美国西部半导体工业技术展览会(SEMICON West 2016 )上,无论在哪个分会场,主题都离不开众多专家对先进光刻工艺的热烈讨论,以求推进工业界由10nm制程节点跨向5nm制程节点(相关会议“光刻:绘制10nm节点跨入5nm节点的技术蓝图”,先进制造业论坛)。受邀做演讲的专家学者有Robert Aitken (ARM)、Stephen Renwick (Nikon Research Corporation of America)、Ben Rathsack (TEL)、Mike Lercel (ASML)、Mark Slezak (JSR Micro, Inc.)和Harry Levinson (GLOBALFOUNDRIES)。会展期间将穿插有Chris Mack对部分受邀演讲人的访谈,预先介绍一些最有希望被攻克的技术难题。 

  设备现状

  ASML公司产品市场部负责人Mike Lercel告诉SEMI说,ASML公司对于EUV光刻技术已就绪成为下一代节点技术充满信心。此前,ASML公司已在面向大规模生产的NXE:3350B机型上演示过EUV光刻技术取得的进步:在ASML工厂中达到每天1368片的产量,以及在>80W条件下优秀的成像质量和套刻性能。他进一步指出,公司的逻辑电路客户将在2018-2019年使用EUV进行量产,因此需要提前一年大批量供货——DRAM生产的情况亦如此。“我们相信,EUV在产量为1500良片每天的情况下具有成本优势,但成本的交叉平衡点根据客户类型和应用场景的不同可能还会更低。” 

  Lercel指出,EUVL在达到每天1368片的里程碑的产量后,已经具备了在多用途下的成本优势并能保持投入产出的均衡,其最主要的原因是多重曝光法的技术难度过高,而EUV的应用可以减小技术的复杂性。“此外,我们已经在不同客户的多台NXE:3300机型上完成了累计300,000多片晶圆的曝光测试,这也加速了我们的研发进度。我们已经通过了一种125W的EUV光源配置的验收并为推广做好了准备,与此同时我们还在ASML公司展示了200W功率的新光源。”他还指出,公司有着宏伟的EUV光刻产品蓝图,其中包括一种高数值孔径的EUV扫描探头,将为下一个十年甚至更远的研发计划做好准备。“只要工业界继续推进节点且还未接近设备的物理极限,那么EUV技术就是一种合理的需求。” 

  Lercel承认,EUV光刻的产能需进一步提升,而产量与光源功率和设备的可靠性息息相关。“等离子体模型和计算光刻的研究增进了我们对于光刻技术的理解,使我们得以显著地提升光能转换效率,”Lercel说道,“这些进步是我们取得200W光源成果的关键,也给我们信心在年末冲击250W光源的目标,而250W是达到每天1500片产能的功率需求。” 

  EUV光刻的材料和设备

  EUV光刻生产中仍有一些设备上的难题亟待攻克。其中就包括对空白检验工具和光刻胶光化学性质的研究。“沉积工具和掩模板后薄膜检验需要进一步改进以支持EUV光刻的特性,”Lercel告诉SEMI说,研究人员在面向大规模生产的电子束掩模检测方面以及一个由EIDEC牵头的光化学空白检测工具的研发项目中,都取得了显著的进步。 

  在Lercel提到的其它进展中,Zeiss公司正在研发用于缺陷处理的AIMS工具;比利时IMEC的EUV RMQC部门正在最终敲定设备制造和质量把控的行业规范,以推进EUV光刻进入大规模生产的时代。其它研发方向的努力正在持续提升EUV的空白质量工艺及产量——根据Lercel给出的信息,缺陷数已被控制在个位数以内。ASML公司同时也在将掩模薄膜进行商业产品化。而用于限制缺陷水平的空白多层沉积工具的研发仍面临巨大的挑战。“多层沉积技术常被用来评估大规模制造设备的可用性,”Lercel说道,“而且掩模后薄膜检测(APMI)技术也还未成熟,”因此工业界还需寻求其它的技术手段。 

  至于EUV光刻胶,JSR Micro公司的执行副主席Mark Slezak透露给SEMI,材料行业正在改进和提升现有的化学增益系统,以满足7nm制程节点的技术需求(图1举例了近期的性能测试数据)。“从长远发展的角度,工业界正在寻求以一系列新的技术来革新现有的化学增益体系,包括分子光刻胶、纳米微粒和先进感光剂,”Slezak说道,他也将出席此次的2016美西半导体设备展。“此外,对于193i和EUV光刻两者而言,材料工业界正在寻求显影后的解决方案,例如化学收缩、图形坍缩限制和定向自组装技术(DSA),这些技术使得拓展成像成为可能。” 

  

  例举图形材料的近期进展.来源:ASML, PSIimec

  Slezak告诉SEMI,JSR Micro公司在2016年底就将着手准备用于大规模生产条件的比例增大EUV光刻材料,以及先进的质量管控体系。“然而,我们认为最可能的大规模投产日期会在2018年。” 

  总体展望

  针对EUV光刻技术及10nm-5nm制程节点跨越的需求,Chris Mack总结了工业界目前的窘境。“维持摩尔定律持续前进的中心思想就是通过缩小晶体管的体积来降低单个晶体管的成本,”Mack告诉SEMI。“成本/晶体管随时间变化的曲线已显现出日臻平缓之势,我认为,从10nm制程节点开始,是否存在某些特定的技术能有效降低成本/晶体管的值,将是一个严肃的问题——而一旦不存在,那么也就没有推进制程节点向下更新的动机了。” 

  Mack还注意到,光刻的成本已经可以占到整个芯片制造成本的50%以上,而根据具体设计的不同甚至可以高达70%。“随着各节点成本的逐渐升高,我们担心成本的节省将不足以弥补更高的设计花费。”根据经典的总结,Mack指出了根据EUV光刻的投入产出保本点决定是否使用其进行光刻的经验法则:EUV光刻的成本不高于三次193nm浸没式光刻步进(或掩模)的成本。虽然很多假设依据的是“拥有成本”的模型,但Mack解释道一旦产能达到每小时60-90片,那么单层EUV光刻的成本将低于三次193nm浸没式曝光的成本。“我认为大多数人会认同EUV的价值所在。而关键的前提条件在于EUV光刻能够适用于5nm节点。” 

  在EUV光刻实际用于大规模生产之前,除了亟待解决的实际技术难题外,另一个主要的障碍是时间。“人们正在规划7nm的制程节点,”Mack说,“而没人愿意将7nm制程节点交付给EUV技术,因为技术本身还未成熟。”他进一步解释道,台积电公司已经公开表示过将在7nm制程节点上同时采用EUV技术和193i技术进行制造,而后在5nm制程节点上采用EUV技术进行制造。这将把EUV技术摆上2020年的时间框架。“一旦EUV技术从现在开始至2018/2019年能踏准进度表,那么我们也许会看到台积电公司将5nm制程节点的制造交付给EUV技术来完成。”反之,假如EUV技术研发进度受阻且投产存在巨大风险,那么到2019年的时候,EUV光刻的到来很有可能进一步被甩远。“由于代工厂在开始制造前需提前两年接受设计的标准,且多重曝光的193nm浸没式光刻与单重曝光的EUV光刻有着巨大的区别,台积电公司等代工厂商将不得不在这两年间密切关注EUV光刻的进展。” 

  对于DRAM的生产制造,Mack表示仍有对EUV技术成功投产的强烈需求,但窗口期正在迅速消失。“对于DRAM的迭代进步,可以通过堆叠更多的芯片来实现,”Mack说,但“我们将会见证20nm制程的DRAM采用193nm浸没式单浸没双重曝光(SADP)技术。”20nm制程的DRAM之后,假如EUV技术仍未成熟,那么继续堆叠芯片将会是解决方案,而EUV技术将被留给以5nm制程节点为主的逻辑电路。 

   “这就将出现一个有趣的现象,”Mack告诉SEMI说,“对于摩尔定律的传统理解——每两年芯片上的元件数就翻一番——已经应验了将近50年之久。目前的趋势是赋予摩尔定律以新的含义(见图2)。” 

  工业界已经出现了减速——元件数由两年翻一番变为三年翻一番。“如果这个趋势继续下去,而EUV技术推迟到来,那将给EUV技术以迎头赶上的喘息之机。因此,对于5nm制程节点,EUV技术是有可能成为一场及时雨的。” 

  

  摩尔定律趋势(横轴:量产起始年份,纵轴:元件数量)

  以上讲述人及更多专家学者将出席7月12-14日于三藩市举办的2016美国西部半导体工业技术展。新一届的SEMICON West将举办八场论坛。 

  常哲编译自: http://electroiq.com/blog/2016/05/euvl-taking-it-down-to-5nm/ 

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